问题1芯片并行时钟速率达不到需求

anlingling · 发表于 2020-9-17 19:12:42

请问专家，问题1规定算法并行度固定为128，请问是将信号分成128路处理吗？如果是这样的话，那么150G波特率的信号每一路对应时钟主频就要150/128=1.17GHz，这超过了第五页规定的oDSP最高的时钟主频。

A题专家 · 发表于 2020-9-18 14:43:34

同学观察得很仔细，确实存在这个问题；
现实中并行度会更高一些，主频也可以更高；
在题目中我们为了统一，因此设计并行度为128，也认为主频可以到1.17GHz

xiongxcw · 发表于 2020-9-17 19:34:29

同问，128并行*1GHz=128Gbaud

A题专家 · 发表于 2020-9-18 14:43:31

同学观察得很仔细，确实存在这个问题；
现实中并行度会更高一些，主频也可以更高；
在题目中我们为了统一，因此设计并行度为128，也认为主频可以到1.17GHz

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